Skripta BNAO 2010

st je rovna výstupní vodivost z Příklad 3.1. To odpovídá,
neboť pro V
DS
=0 je depletiční vrstva kolem kanálu konstantní.

3.3 Prahové napětí MOS tranzistoru
V této části se budeme zabývat prahovým napětím a budeme diskutovat jeho závislost
na potenciálu substrátu, tzv. substrate bias effect.
3.3.1 Prahové napětí – výpočty
Prahové napětí je součtem flatband napětí, dvojnásobku potenciálu bulku (substrátu) a
napětí na oxidu (vzniká díky náboji depletiční vrstvy)
( )
ox
SBFaS
FFBT
C
VqN
VV
+
++=
ϕε
ϕ
22
2 ( 3.28 )
kde flatband napětí, V
FB
, je dáno
Návrh analogových integrovaných obvodů (BNAO) 21
()dxx
x
x
CC
Q
V
ox
t
oxoxox
f
MSFB
ox
ρφ
∫
−−=
0
1

( 3.29 )
s využitím
⎟
⎟
⎠
⎞
⎜
⎜
⎝
⎛
++−=−=
F
g
MSMMS
q
E
ϕχφφφφ
2

( 3.30 )
a
substrátn
n
N
V
i
d
tF
−= ,lnϕ
( 3.31 )
Prahové napětí PMOS tranzistoru s ntyp substrátem dostaneme z následující rovnice
( )
ox
SBFaS
FFBT
C
VqN
VV
+
++=
ϕε
ϕ
22
2

( 3.32 )
kde flatband napětí V
FB
je dáno
()dxx
x
x
CC
Q
V
ox
t
oxoxox
f
MSFB
ox
ρφ
∫
−−=
0
1
( 3.33 )
s
⎟
⎟
⎠
⎞
⎜
⎜
⎝
⎛
++−=−=
F
g
MSMMS
q
E
ϕχφφφφ
2

( 3.34 )
a
substrátn
n
N
V
i
d
tF
−= ,lnϕ
( 3.35 )
Prahové napětí závisí na hustotě dotace a toto je na Graf 3.5‚ (pro NMOS i PMOS
s hliníkovým hradlem)
22 FEKT Vysokého učení technického v Brně
-5
-4
-3
-2
-1
0
1
2
3
4
1,E+14 1,E+15 1,E+16 1,E+17 1,E+18
Dotace [cm
-3
]
Prahové napětí [V]
NMOS
PMOS
Graf 3.5: Hustota dotace pro nMOS i pMOS s hliníkovým hradlem
Prahová napětí obou typů tranzistorů jsou v případě nízkých koncentrací dotací lehce
záporné, a jejich rozdíl je roven 4 násobku absolutní hodnoty potenciálu substrátu (bulk).
Prahové napětí NMOS tranzistoru roste se zvyšující se úrovní dotace, v případě PMOS
tranzistoru je trend opačný (klesá). Změna flatband napětí v důsledku náboje oxidu způsobí
snížení prahového napětí, pokud tento náboj bude kladný, a zvýšení v případě záporného
náboje.
3.3.2 Předpětí substrátu („substrate bias effect“)
Napětí připojené k substrátu působí na prahové napětí tranzistoru. Potenciál mezi
source a bulk, V
BS
, mění šířku depletiční vrstvy a tím také mění napětí na oxidu (díky změnám
náboje v depletiční vrstvě). Pokud budeme tyto změny uvažovat, dostaneme upravenou
rovnici pro prahové napětí
( )
ox
SBFaS
FFBT
C
VqN
VV
+
++=
ϕε
ϕ
22
2

( 3.36 )
Změnu prahového napětí vlivem napětí source-bulk můžeme vyjádřit
( )
FSBFT
VV ϕϕγ 22 −+=∆ ( 3.37 )
Kde γ je body efekt parametr, který lze vyjádřit
ox
aS
C
qNε
γ
2
= ( 3.38 )
Změna prahového napětí při změnách napětí bulk-source jsou vidět v grafu.
Předpokládané charakteristiky jsou znázorněny pro kvadratický model a model s proměnnou
depletiční vrstvou.
Návrh analogových integrovaných obvodů (BNAO) 23
0
0,01
0,02
0,03
0,04
0,05
0,06
012345
V
G
[V]
Kvadratický model
Model s proměnou šířkou depletiční
][ AI
D

Graf 3.6: Vliv napětí bulk-source na prahové napětí
První čeho si můžeme všimnout je, že posun v prahovém napětí je stejný pro oba
modely. Tranzistory pracující při prahovém napětí se dostávají do saturace při nulovém napětí
drain-source, takže depletiční vrstva je rovnoměrná v celé délce kanálu. Jakmile se drain-
source napětí zvýší, proud roste, ale uvidíme rozdílné výsledky obou modelů. Tento rozdíl se
snižuje s velikostí záporného napětí připojeného na bulk – depletiční vrstva se rozšíří, což
potom redukuje relativní změnu v depletiční vrstvě způsobené zvýšením napětí drain-source.
Příklad 3.3:

Vypočtěte prahové napětí NMOS tranzistoru za následujících podmínek: VBS = 0, -
2.5, -5, -7.5 a -10 V. Substrát kapacitoru má dotaci Na = 10
17
cm
-3
, tloušťka oxidu je 20 nm
(ε
ox
= 3.9 ε
0
) a hliníková elektroda (gate) má potenciál (Φ
M
= 4.1 V). Předpokládejme, že
v oblasti oxidu ani v přechodu oxid-křemík není žádný vázaný náboj.
Prahové napětí při VBS = -2.5 V je rovno:
V
V
VV
F
SB
F
TT
73,01
42,02
5,2
1
42,02
75,0
09,0
1
2
1
2
0
=
⎟
⎟
⎠
⎞
⎜
⎜
⎝
⎛
−
⋅
+
⋅
+−=
⎟
⎟
⎠
⎞
⎜
⎜
⎝
⎛
−++=
ϕ
ϕ
γ

Body effect parametr jsme získali z:
21
714
171914
75,0
10201085,89,3
10106,11085,89,1122
−
−−
−−
=
⋅⋅⋅
⋅⋅⋅⋅⋅⋅
== V
C
qN
ox
aS
ε
γ
Prahová napětí pro různé napětí substrátu jsou uvedena v následující tabulce
V
BS
-2,5V -5V -7,5V -10V
V
T
0,73V 1,26V 1,68V 2,04V
24 FEKT Vysokého učení technického v Brně

3.4 SPICE model MOSFETu
SPICE model MOS tranzistoru obsahuje množství obvodových prvků modelující
parazitní jevy a některé procesní parametry související s technologií výroby. Syntaxe MOS
modelu obsahuje parametry, které návrhář může kontrolovat.
3.4.1 MOSFET syntaxe
M

+ [L=][W=][AD=][AS=]
+ [PD=][PS=][NRD=][NRS=]
+ [NRG=][NRB=]

L délka kanálu, W šířka kanálu, AD plocha drainu, AS plocha source
PD obvod drainu, PS obvod source.
Př.
M1 3 2 1 0 NMOS L=1u W=6u
.MODEL NFET NMOS (LEVEL=2 L=1u W=1u VTO=-1.44 KP=8.64E-6
+ NSUB=1E17 TOX=20n)

kde M1 je jeden určitý tranzistor v obvodu, zatímco model tranzistoru NFET používá
vestavěný model NFET, který specifikuje procesní a technologické parametry MOS
tranzistoru. Seznam vybraných SPICE parametrů a jejich vztah k diskutovaným parametrům
v textu je ukázán v Tab. 1.
Tab. 1: Vybrané SPICE parametry a příslušné rovnice

Parametr SPICE Výpočet
TOX t
ox
KP
µC
ox
VT0
( )
ox
FaS
FFB
C
qN
V
ψε
ψ
22
++
GAMMA
ox
as
C
qNε
γ
2
==
NSUB N
d
; N
a
U0
µ
LAMBDA
λ
VMAX v
sat

Návrh analogových integrovaných obvodů (BNAO) 25
Následuje ukázka dalších parametrů, jejichž specifikace rozšiřuje přesnost použitého modelu:

LD – délka laterální difúze
RD – odpor oblasti drain
RG – odpor oblasti gate
IS – saturační proud substrátového PN přechodu
CBD – kapacita PN přechodu bulk-drain
CGSO/CGDO – kapacita překrytých oblastí gate-source(drain) vztažena na délku kanálu

XJ – hloubka kovových spojů
WD – šířka laterální difúze
RS – odpor oblasti source
RB – odpor oblasti bulk
JS – I
S
/S substrátového PN přechodu
CBS – kapacita PN přechodu bulk-source

Kapacita překrytých oblastí gate-source(drain) vztažena na délku kanálu je odvozena ze
vzorce:
ox
ox
t
L
CGDCGS
∆
==
ε
00
( 3.39 )


Obr. 3 Obvodový model MOS tranzistoru pro oblast velkých signálů
3.5 Výroba a technologie MOS
MOSFET technologie se během uplynulých 3 desetiletí poměrně dramaticky proměnila.
Začalo se s 10 µm PMOS procesem, kde se využívalo hliníkových hradel a jedna vrstva
vodičů (metal layer), rok 1970. Současností je 0,1µm CMOS proces s poly-Si hradly a až 6
vrstvy metalových vodičů. Přešlo se od difúze dopantu k iontové implantaci, od kovového
26 FEKT Vysokého učení technického v Brně
hradla k hradlu poly-Si, od tepelné oxidace k depozici oxidu Si, od mokrého chemického
leptání k suchému leptání a nyní od hliníkových vodičů (2 % Cu) k vodičům měděným.
3.5.1 Výrobní proces
Krátkým pohledem jsme zjistili, že MOS proces během uplynulých desetiletí prodělal
poměrně významný vývoj. V 70-tých letech minulého století byl dominantní PMOS proces
s hliníkovým hradlem a vodiči (metal layers). Jednotlivé technologické výrobní kroky tohoto
tehdy běžného výrobního procesu jsou v Tab. 2.
Hlavním problémem v těchto dobách bylo prahové napětí. Kladně nabité ionty v oxidu
snižovaly jeho hodnotu. Používání PMOS tranzistorů tak bylo spíše možností než běžnou
praxí.
Teplotní oxidace křemíku v kyslíkové atmosféře nebo v prostředí vodní páry umožňuje
vytvářet kvalitní hradlové oxidy s dobrou kontrolou jejich tloušťky. Stejný proces se často
také využívá při difúzních procesech a vytváření pasivačních a izolačních vrstev. Existují lidé,
kteří tvrdí, že univerzálnost a kvalita oxidačního procesu je jedním z nejdůležitějších
argumentů proč se upřednostňuje křemík před germaniem.
Oxid se dá velmi lehce odleptat kyselinou fluorovodíkovou (HF) aniž by nějak
porušovala křemíkovou vrstvu nacházející se pod oxidem. Kyselina fluorovodíková rozpouští
SiO
2
selektivně, tj. nereaguje s křemíkem. Pro jemnější motivy jsou mokré leptací postupy
hrubé a často vedou k podleptávání (je to izotropní proces), nedovolují vytváření struktur s
rozměry detailů pod 2 až 3 µm. Mokré leptání vyžaduje také řadu následných operací (mytí,
oplachování, sušení). Používané chemikálie jsou zdraví škodlivé. Řešení je v použití tzv.
suchého leptání.
Tab. 2: Technologické výrobní kroky běžného výrobního procesu
Litografická operace Výrobní operace Technologický proces
1


Růst oxidu
Leptání oxidu
Difúze source/drain
Teplotní oxidace
Leptání kyselinou HF
Difúze bóru
2 Leptání oxidu
Růst hradlového oxidu
Leptání kyselinou HF
Teplotní oxidace
3 Leptání vrstvových propojů Leptání kyselinou HF
4 Depozice hliníkových ploch
Leptání hliníku
Úprava kontaktů, redukce
povrchového napětí
Napařování
Mokré (chemické) leptání
Žíhání v atmosféře H
2
/N
2

Suché leptání využívá chemické procesy (chemická reakce v nízkotlakém výboji) nebo
fyzikální procesy (fyzikální působení urychlených iontů), případně jejich kombinaci. Podle
toho rozlišujeme plazmochemické leptání, iontové leptání - vf odprašování nebo iontové
vymílání , reaktivní iontové leptání.
Hliník je napařen na celý waffer a potom je leptán. Výsledkem procesu jsou hliníková
hradla a vodiče, které propojují jednotlivé struktury. Do směsi se přidává malé množství mědi
(~2%), která zlepšuje odolnost hliníku vůči elektromigraci. Elektromigrace je pohyb atomů
vlivem srážek s elektrony pohybujícími se vodičem. Tento efekt může způsobit přerušení
Návrh analogových integrovaných obvodů (BNAO) 27
vodiče a velmi souvisí se spolehlivostí a životností čipu. Obvykle se problém objevuje v
místech s velkou proudovou hustotou, úzkých vodičích, v rohových strukturách či případech
kdy vodič překonává nerovnost (skok) oxidové vrstvy, na které leží. Malá příměs mědi zpevní
strukturu hliníkové vrstvy a omezí vliv tohoto nepříjemného jevu.
Žíhání metalu v dusíko-vodíkové atmosféře (N
2
/H
2
) se využívá k vylepšení kontaktu
metal-polovodič a redukci povrchového napětí přechodu polovodič-hradlový oxid.
Jak je vidět v Tab. 3 výrobní proces se poměrně výrazně změnil. Změny jsou hlavně v
zavádění nových procesních kroků, které mají za úkol vylepšovat vlastnosti čipu, jako jsou
lepší výkonnost, spolehlivost a výtěžnost výrobního procesu. Jednou z největších a
nejdůležitějších změn je zkrácení minimální délky kanálu MOS tranzistoru (vpodstatě jde o
kontinuální proces, alespoň prozatím). Kratší délka kanálu umožňuje rychlejší průchod nosičů
náboje kanálem a tím výrobu rychlejší struktury (max. kmitočet). Navíc samozřejmě
zmenšení délky kanálu přináší menší plochu MOS struktury a umožňuje tak vyrobit na stejné
ploše čipu větší množství MOS tranzistorů než v minulosti. Jak se technologie zlepšuje, je
možné také zvětšovat celkovou velikost čipu a tak množství tranzistorů na čipu roste ještě
rychleji. S novými technologiemi se zvětšil také waffer a můžeme na něj umístit větší
množství čipů. Tím dochází k redukci počtu nevyhovujících čipů, které se nacházejí na
okrajích wafferu, a výsledkem je klesající cena čipu (více čipů na waffer Æ snižuje se cena
čipu).
Další změny se dají rozdělit mezi vylepšení technologického procesu a obvodové
vylepšení. Toto rozdělení nemůže být striktní, protože obvodové vylepšení obvykle vyžadují
nový nebo vylepšený výrobní proces.
Hlavním obvodovým vylepšením či změnou je využívání obvodů CMOS, tj. obvodů,
obsahující tranzistory typu N i P. V začátcích MOS technologií byli PMOS tranzistory
nahrazovány tranzistory NMOS, hlavně kvůli lepší pohyblivosti elektronů a kvalitnějšímu
výrobnímu procesu. Zátěže tvořené obohacenými typy tranzistorů byly vyměněny za rezistory
a poté za MOS tranzistory ochuzeného typu čímž bylo dosaženo rychlejších obvodů a širší
(větší) pracovní oblasti. Analogové obvody se ubíraly podobnou cestou. Plně komplementární
technologii použila jako první firma RCA, ale neujala se okamžitě, protože obvody byly
pomalejší a zabírali větší plochu než jejich ekvivalenty pracující v „ochuzené“ NMOS
technologii. Jakmile se však počet tranzistorů na čipu začal zvětšovat, výhody CMOS
technologie se stávaly stále zřetelnější. Výhodou byly hlavně mnohem menší výkonové ztráty
a širší pracovní oblast. CMOS technologie se stala výhodnou, jakmile se počet tranzistorů na
čipu dostal do řádu tisíců. Dnes je CMOS technologie dominantní technologií
polovodičového průmyslu. Hlavním trumfem je redukce výkonových ztát na desetinu v
porovnání s jinými technologiemi a tato vlastnost vyvažuje i to, že CMOS obvody jsou o 30–
50 % pomalejší a zabírají více místa na čipu.
Vylepšení výrobních procesů se dá opět hypoteticky rozdělit na vylepšení mající za
úkol zlepšení obvodové vlastnosti a ty, které mají za úkol zlepšit spolehlivost a výtěžnost.
Toto rozdělení je opět poněkud zavádějící, ale je dobré vědět, jaký vliv mají různé procesy na
celkové vlastnosti čipu. Do skupiny vylepšení, které se vážou k výrobě (spolehlivost,
životnost, výtěžnost) patří CVD depozice, iontová implantace, RIE leptání, naprašování,
planarizace a deuteriové žíhání. Procesní kroky, které přímo ovlivňují elektrické vlastnosti
struktur, jsou self-aligned výrobní proces polySi hradel, kapacitory ze silicidových vrstev,
LOCOS izolace, víceúrovňové vedení metalových spojů a měděné metalové spoje.
Self-aligned poly-silicon gate proces se objevil ještě před CMOS technologií a označuje
začátek éry moderních MOSFET tranzistorů. Self-aligned (samočinně soukryvné) struktury
(kap. 3.5.2) jsou vyráběny s využitím hradla jako masky pro aktivní oblasti source-drain.
28 FEKT Vysokého učení technického v Brně
Ionty s vysokou energií způsobují na krystalech poruchy a tyto poruchy musejí být později
odstraněny pomocí žíhání za vysokých teplot (~800 °C). Z tohoto důvodu nelze použít na
materiál hradla hliník. Jako vyhovující materiál se ukázal dotovaný polySi, který nemění své
rozměry ani za vysokých teplot používaných při žíhání. Self-aligned proces snížil parazitní
kapacity mezi hradlem a drainem a zlepšil tak kmitočtové vlastnosti MOS struktur (rychlejší
logika, širší frekvenční pásmo u analogových obvodů). Další přidaná vrstva na polySi hradlo,
silicidace, snížila rezistivitu materiálu hradla. Self-aligned proces také zmenšil celkovou
velikost MOS tranzistoru a zvýšil tak hustotu MOS struktur v rámci čipu. Pasivační oxid byl
zaměněn za lokální izolační oxidové struktury (LOCOS), kdy Si
3
N
4
vrstva se využívá jako
ochrana před oxidací samotné MOS struktury.
Poznámka: Přesnost soukrytu
V současné době je závažnějším problémem přesnost soukrytu, nebo-li přesnost překrytí
po sobě následujících masek, než vlastní rozlišovací schopnost. Pro existující technologie
výroby IO, využívající samosoukrytu, je kritická nepřesnost překryvu, rovnající se jedné
třetině rozměru minimálního detailu. Pro stabilní technologii se proto požaduje maximální
nepřesnost soukrytu rovná jedné čtvrtině, nebo ještě lépe, jedné pětině rozměru minimálního
detailu.
Více metalových úrovní bylo nezbytně nutné ve chvíli, kdy vzrostl počet tranzistorů na
čipu. Uvádí se, že počet nutných metalových spojů roste s druhou mocninou počtu tranzistorů
a celková délka spojů roste lineárně se zvětšující se velikostí čipu. Metalové vrstvy jednoduše
leží nad sebou a jsou odděleny izolační vrstvou. Propojování mezi jednotlivými vrstvami
metalu se děje pomocí vrstvy zvané via. Technologie s větším počtem úrovní metalů (dnes
vpodstatě veškeré moderní technologie) ovšem narážejí na problém spojený právě s existencí
těchto metalových vrstev. Při stálém zmenšování samotné struktury MOS tranzistoru narůstá
vliv parazitních kapacit, které jsou spojeny právě s těmito metalovými vrstvami. Tyto potom
způsobují vážné omezování výkonnosti obvodů (při špatném návrhu). Parazitní kapacity
spojené s metalovými vrstvami se stávají u moderních technologií velkou výzvou a jsou
jakýmsi úzkým hrdlem současných technologií. Zavedení měděných spojů namísto vodičů
hliníkových umožnilo zvýšit hustotu routování a snížilo parazitní odpor vodičů.
Návrh analogových integrovaných obvodů (BNAO) 29

Tab. 3: Změny v MOS technologických procesech
Parametry prvních výrobních procesů Parametry současných výrobních
procesů
Délka kanálu 10 µm Délka kanálu 0,1 µm
Rozměr wafferu 1 inch Rozměr wafferu 300 mm
Plocha čipů 2x2 mm Plocha čipů 1x2 cm
Teplotní oxidace Depozice CVD
Izolace oxidem Izolace LOCOS, izolační příkopy
Iontová difúze Iontová implantace
PMOS NMOS, CMOS
Odporová zátěž Depletiční zátěž, komplementární
zátěž
Hliníková hradla PolySi/Silicidová, samočinně
soukryvná hradla
Hliníkové cesty s 2% dotací mědi Měděné cesty
2 hladiny metalových cest bez planarizace Až 6 hladin s planarizací a
wolframovými spoji
Napařování kovu Naprašování kovu
Žíhaní v: H
2
Deuteriu ( H)
2

Namísto klasické tepelné oxidace je dnes využíváno pro vytváření izolačních vrstev
chemické napařování (Chemical vapor deposition, CVD). Hlavní výhodou je, že
nespotřebovává pro vytvoření oxidové vrstvy křemík, na kterém má být oxidová vrstva
vytvořena. Není zde tedy omezení tloušťky této vrstvy a mohou se napařovat i jiné materiály
než SiO
2
(např. Si
3
N
4
). CVD se také často využívá pro napařování těžko tavitelných kovů jako
je wolfram.
Iontová implantace nahradila difúzní proces hlavně díky své přesnosti a homogenitě
dotace ve vytvářené oblasti. Suché leptání zahrnující reaktivní iontové leptání (RIE) a leptání
iontovým paprskem je náhradou mokrého leptání. Tyto leptací procesy nechávají více
homogenizované okraje a lépe se kontrolují, stejně jako velmi často využívané anisotropní
leptání. Selektivita (tj. odleptávání pouze určitého materiálu) mokrého leptání není s těmito
technikami dosažitelná, ale je vyvážena dosaženou homogenitou okraje leptaného materiálu.
Naprašování plně nahradilo napařování při vytváření metalových struktur. Naprašování
vykazuje lepší přilnavost (adhezi) a také se lépe řídí tloušťka vytvářené vrstvy. Je to také
vhodnější technika pro nanášení těžko tavitelných kovů a silicidaci. Silicidace je proces
přípravy silicidu kovu. U obvodů VLSI je limitujícím faktorem relativně vysoká hodnota
odporu dopovaného poly-Si a kontaktních odporů. Možnost řešit uvedený problém spočívá v
náhradě polySi vrstvy silicidy těžkých kovů. Zvláště disilicidy WSi
2
, MoSi
2
, TiSi
2
a TaSi
2

jsou pro tento účel velmi vhodné, protože mají dostatečně nízký měrný odpor, dobrou teplotní
stabilitu, lze je oxidovat a mají nízký kontaktní odpor na hliníkovou metalizaci. Silicidy se
dříve připravovali simultánním napařováním obou komponentů ve vakuu.
30 FEKT Vysokého učení technického v Brně
Planarizace je technologický proces, který po každém technologickém kroku zarovnává
horní vrstvu wafferu. Účelem planarizace je hladký povrch wafferu což umožňuje využít
velmi jemných litografických procesů v každé fázi výroby čipu. Planarizace umožňuje také
vytvářet hustou síť víceúrovňového propojování metalovými vodiči.
3.5.2 Technologie polySi hradla
Jedním z prvních vylepšení technologie bylo zavedení polySi hradel. Hradla z polySi
umožňují využít self-aligned polySi gate proces, jehož prostřednictvím jsou vytvářeny
přesnější a kompaktnější struktury. PolySi hradlo je využito jako maska během procesu
iontové implantace při vytváření oblastí source a drain. Vytvořené oblasti jsou soukryvné s
hradlem. Výsledná struktura má potom i menší plochu. Navíc je tímto způsobem eliminována
i velká část parazitní kapacity gate-drain.
Dalším vylepšením této techniky je využití slabě dotované drain struktury (low-doped
drain structure, LDD). Ukázka je na Obr. 4. První mělký implant je využit pro k