Přednášky

U
I
= U
H
(na vstupu je logická "1") a na obr. 3.2c znázorňuje stejnosměrný ekvivalentní
obvod, když U
I
= U
L
(na vstupu je logická "0").
U
1
U
CC
1
n
T
1
R
L
T
1
F
2
U
SAT
g
C
= 1/r
C
R
L
U
CC
F
1
R
b
R
L
(R
b
+ r
π
)/n
U
ON
R
L
U
CC
U
0
= U
H
U
0
= U
L

Obr. 3.2: Elektrické schéma invertoru
a) invertor s a zátěžemi, b) stejnosměrný ekvivalentní obvod, když U
I
= U
H
,
c) stejnosměrný ekvivalentní obvod, když U
I
= U
L




S přihlédnutím k obr. 3.2 lze pro napětí na výstupu U
0
invertoru psát:
pro logickou "0"
L
C
CCSATOL
R
r
UUU +≅
( 3.1 )
18 FEKT Vysokého učení technického v Brně
pro logickou "1"
()
( )
()nrRR
nrR
U
nrRR
R
UU
bL
b
CC
bL
L
BEONOH
/
/
/
)(
π
π
π
++
+
+
++
=
( 3.2 )

kde r
C
je ekvivalentní rezistor kolektoru v saturaci,
r
π
je rezistor diody báze-emitor.
Pro typické hodnoty U
CC
= 5V, R
L
= 1kΩ, R
b
= 3kΩ, U
ON(EB)
= 700mV, U
SAT
= 50mV,
r
C
= 50Ω, r
π
0 je T
1
v inverzní aktivní oblasti,
při i
B2
< 0 je T
1
v saturaci.
Buzení v obou směrech je velmi dobré, takže obvody TTL jsou nejrychlejší obvody,
které pracují s tranzistory v nasyceném stavu.
Rezistor R
2
není teď nutný, protože náboj z báze nasyceného tranzistoru T
2
se velmi
rychle odvádí přes saturovaný tranzistor T
1
do nízké úrovně vstupu (sepnutý tranzistor
předchozího obvodu, přibližně 0,2V). Mezi kolektorem a emitorem nasyceného tranzistoru T
1

je úbytek napětí kolem 0,2V, takže po zavření tranzistoru T
2
je na jeho bázi zhruba 0,4V. Při
vysokých úrovních na všech vstupech (logické "1") pracuje T
1
v inverzním režimu a
emitorové proudy o velikosti i
B1
⋅β
I
musí být dodávány z předchozích obvodů. Přechod CB je
vždy polarizován propustně a zastává funkci posouvací diody.
3.3 Výchozí hradlo TTL
Základní logické hradlo TTL s n zátěžemi na výstupu je znázorněno na obr. 3.5.
Vstupní tranzistor T
1
s multiemitorovým vstupem ovládá vodivost výstupního tranzistoru T
2
.
Hradlo realizuje funkci NAND, protože na výstupu F bude logická "0" pouze za předpokladu,
že na vstupu je logická "1".
Hodnoty napětí na výstupu F pro logickou "1" U
OH
a pro logickou "0" U
OL
lze vyjádřit
vztahy:
π
β
rR
UU
RnUU
EBONCC
RCCOH
2
2
1
)(
2
+
−
−=
( 3.3 )
( )
1
)(
2
R
nr
UU
R
r
UUU
c
EBONCC
c
CCSATOL
−++=
( 3.4 )

kde U
CC
je napájecí napětí, n je logický zisk, β
R
je reversní proudový zesilovací činitel,
U
ON(EB)
je spínací napětí přechodu báze-emitor, r
π
je rezistor diody báze-emitor, U
SAT
je
saturační napětí tranzistoru a r
C
ekvivalentní rezistor kolektoru, když je tranzistor v saturaci.
20 FEKT Vysokého učení technického v Brně

Obr. 3.5: Výchozí logické hradlo: a) elektrické schéma, b) náhradní obvod pro log1 na
výstupu F,c) náhradní obvod pro log0 na výstupu F
U
CC
I
1
n
T
1
´
T
1
T
1
R
1
R
1
R
2
F
I
1
´ I
2
β
R
I
1
´
+
U
ON
U
1
U
CC
I
1
´R
2
R
1
r
C
R
2 R1 + rπ
U
0
+
U
ON
+
U
SAT
n
U
CC
F
r
π
(T
2
´)
n

Ze vztahu ( 3.3) vyplývá, že je výhodné minimalizovat β
R
, protože se dosáhne vyšší
logický zisk n. Různé hodnoty β
R
u zatěžovacích hradel připojených na výstup F, vyvolávají
tzv. efekt přebírání proudu, kdy podstatně vyšší výstupní proud teče do hradel s vyšší
hodnotou β
R
. Rovněž je důležité si uvědomit, že když je na výstupu F logická "1", pak jsou
všechny vstupy zatěžovacích na vysoké úrovni (U
IH
) a tedy všechny vstupní tranzistory T
1

zatěžovacích hradel pracují v inverzním aktivním módu. Tento fakt rovněž snižuje hodnotu
napětí U
OH
.
Ze vztahu ( 3.4 ) vyplývá, že hodnota napětí U
OL
je vždy vyšší než hodnota saturačního
napětí výstupního tranzistoru T
2
. Se vzrůstající hodnotou n vzrůstá i hodnota U
OL
a proto je
výhodné redukovat hodnotu r
C
.
Pro typické hodnoty parametrů U
CC
= 5V, R
1
= 4kΩ, R
2
= 1kΩ, U
ON(EB)
= 700mV,
U
SAT
= 50mV, r
C
= 50Ω, r
π
0,7mA
0,7mA
0,2V
max. 16mA
U
CC
= 5V

Vraťme se nyní k funkci vstupního tranzistoru T
1
. Uvažujme nejdříve, že napětí na
všech vstupech jsou na nízké úrovni (logická "0"), což pro TTL obvody znamená U
IL
= 0,1V.
Protože báze je připojena ke kladnému napětí U
CC
přes odpor R
1
, bude tranzistor T
1
pracovat
v nasyceném režimu. Proto napětí U
2
na kolektoru tranzistoru T
1
je prakticky rovno napětí na
vstupech. To znamená, že U
2
= 0,1V. Tranzistor T
2
je proto uzavřen a z toho vyplývá, že i
tranzistor T
4
je uzavřen a na výstupu Y je vysoká úroveň napětí (U
OH
), což jsme již
diskutovaly.

Obr. 3.8: Převodní charakteristika logického hradla TTL NAND
0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8 2,0 2,2 2,4 2,6 U
I
[V]
4
3,5
3
2,5
2
1,5
1
0,5
0
25
20
15
10
5
Zakázaná
oblast
Zakázaná
oblast
1,6 mA
0,1V
I [mA]
T
3
se zavírá
Zar. výstup. rozs
a
h
log 0
Přípust. vst.
rozsah
log 0
R
2
/R
3
T
4
začíná pracovat
v aktivním režimu
T
2
se otevírá
Zar. výstup. rozs
ah
log 1
Výstupní nap
ě
tí U
0

[
V
]

Přípust. vst.
rozsah
log 1

Sledujme dále napětí v jednotlivých bodech schématu v případě, že na jednom vstupu
napětí stoupá z nízké úrovně a na ostatních vstupech je rovno U
CC
. Předpokládejme, že napětí
stoupá na vstupu A. Závislost výstupního napětí U
O
na výstupu Y na vstupním napětí U
I
= U
A

je znázorněna na obr. 3.8.
S rostoucím napětím U
A
se bude současně zvětšovat i napětí U
2
(protože tranzistor T
1

začíná přecházet z nasyceného režimu do aktivního). Tato změna napětí nemá vliv na statní
Digitální integrované obvody 23
tranzistory, pokud platí: U
A
= U
2
≤ U
ON(EB)
= 0,7V. Jestliže U
A
překročí hodnotu 0,7V,
tranzistor T
2
se začne otevírat a pracovat v aktivním režimu a napětí U
3
ha jeho kolektoru
začne klesat se stoupajícím napětím U
A
. Tím, že se T
2
otevírá, začíná se otevírat i tranzistor
T
4
a výstupní napětí začíná klesat. Strmost poklesu napětí U
O
v této části převodní
charakteristiky závisí na poměru odporů R
2
/R
3
. Když R
2
= R
3
, pak dU
I
/dU
O
= 1.
Napětí na bázi tranzistoru T
4
rovněž stoupá s napětím U
A
a když napětí U
A
dosáhne
hodnoty 1,4V, je hodnota napětí U
4
= 0,7V. V tomto případě se tranzistor T
4
dostává do
aktivního režimu, proto s dalším stoupáním napětí U
A
výstupní napětí U
O
rychle klesá až na
hodnotu U
OL
= 0,1V. Tento stav se dosáhne při hodnotě U
A
= 1,5V.
Na obr. 3.8 je rovněž znázorněna závislost proudu odebíraného ze zdroje napětí U
CC
.
Proud dosahuje maximální hodnoty, když jsou oba tranzistory T
3
a T
4
otevřeny. Pro snížení
tohoto proudu je do kolektoru tranzistoru T
3
zapojen odpor R
4
.
Při spojení dvou integrovaných obvodů je důležité znát jejich vstupní a výstupní odpor.
V případě uvažovaného logického hradla NAND bude při nízké úrovni logického signálu na
vstupu (U
IL
) tranzistor T
1
pracovat v nasyceném režimu a jeho kolektor je připojen k vysoké
impedanci uzavřeného tranzistoru T
2
. Proto vstupní odpor hradla TTL při nízkém napětí na
vstupu je R
VST
≅ R
1
.
Při vysokém napětí na libovolném vstupu tranzistoru T
1
(stav logické "1") je příslušný
přechod polarizován v závěrném směru a proto je jeho vstupní impedance vysoká R
VST
> 5⋅
10
4
Ω.
Výstupní odpor při nízkém napětí na výstupu (U
OL
) je roven odporu nasyceného
tranzistoru T
4
:
Ω==
−
62
10.6,1
1,0
3
VYST
R ,
kde 0,1V je hodnota napětí mezi emitorem a kolektorem tranzistoru T
4
pracujícího
v saturaci a 1,6⋅10
-3
A je hodnota proudu tekoucího tranzistorem T
4
.
Obr. 3.9: Základní hradlo NAND v technologii TTL
(a) a jeho modifikace - hradlo AND (b)

24 FEKT Vysokého učení technického v Brně

Obr. 3.10: Modifikace základního hradla NAND
a) hradlo s třístavovým výstupem (OK = otevřený kolektor), b) výkonové hradlo









Obr. 3.11: Hradlo NAND s otevřeným
kolektorem
Obr. 3.12: Modifikace základního hradla
NAND
Při vysokém výstupním napětí (U
OH
) je odpor hradla TTL prakticky roven paralelnímu
spojení rezistorů R
2
a R
4
, protože tranzistor T
3
pracuje v nasyceném režimu.
Velkou výhodou logických hradel TTL jsou jejich víceemitorové vstupní tranzistory,
což především zvyšuje hustotu integrace. Jejich výroba je relativně jednoduchá a levná.
Vyžadují pouze jedno napájecí napětí a toto napětí je relativně nízké. Průměrná výkonová
spotřeba na hradlo se pohybuje v okolí 10mW a doba zpoždění v okolí 10 až 15ns.
Nevýhodou hradel TTL je, že se v důsledku reverzního proudového zesilovacího
činitele zmenšuje jejich logický zisk. Tranzistory v TTL hradle pracují v saturaci a proto je
potřeba relativně dlouhá doba na vyprázdnění velkého množství náboje z báze tranzistoru, to
znamená, že při rozepínání (vypínání) tranzistorů v hradle TTL nastává relativně velké
zpoždění signálu.
Digitální integrované obvody 25


Obr. 3.13:Statické charakteristiky hradla TTL
a) výstupní, b) vstupní pro oba stavy na výstupu
-6
-5
-4
-3
-2
-1
4kΩ
Inverzní kolektorový
proud ∼ 40µA
průraz
8
5432
1-1
u
i
[V]
i
i

[mA]
2
1
0
Stav 1 na výstupu
ALS
STTL
-50
-40
+5V
u
0
i
0
50
40
30
20
10
0
-10
-20
-30
-1 1 2 3 4 5
u
0
[V]
i
0

[mA]
r
dif
∼ 40Ω
sledovač
r
dif
∼ 120Ω
Stav 0 na výstupu
r
dif
∼ 15Ω

Odvody TTL jsou v bipolárních IO nejrozšířenější a tvoří významnou skupinu
v logických IO. Charakteristickou zvláštností těchto obvodů je právě jejich vazba pomocí
multiemitorových tranzistorů. Elektrické schéma typického TTL hradla NAND je znázorněno
na obr. 3.9 a dalších.
Převodní charakteristiku hradla ukazuje obr. 3.4c a obr. 3.8 na převodní charakteristice
existují tři význačné body zlomu (značené P, Q, R) odpovídající postupnému otevírání
jednotlivých tranzistorů při narůstání vstupního napětí. Je patrné pásmo necitlivosti sahající až
k 0,7V vstupního napětí. Výstupní napětí naprázdno přitom má hodnotu mezi 3,6 až 3,8V. Při
zvyšování vstupního napětí se otevře T
2
do aktivní obasti a zesiluje. Protože ještě nevede T
3
,
způsobí R
3
silnou zápornou zpětnou vazbu, která nastaví zesílení napětí na hodnotu
A = -R
2
/R
3
≅ -1,6. Zvyšujeme-li dále vstupní napětí, tento stav trvá až do okamžiku, kdy se
začne otevírat T
3
. Hodnota zesílení roste, protože klesá odpor v emitoru T
3
. Tranzistory T
2
, T
3

a T
4
jsou v aktivní oblasti. Koncovým stupněm teče značný proud (díky omezení rezistorem
R
4
nejvýše 30mA). Zesílení napětí celého logického členu zde nabývá hodnoty kolem 30. Při
zvětšení vstupního napětí nad 1,6 až 1,8V přejde obvod do ustáleného stavu.
Na vstupní charakteristice obr. 3.13a, lze pozorovat, že při vstupním napětí úrovně
logické "1" vstupem teče inverzní proud do 40µA. tento proud je vyvolán difúzí nosičů
z otevřeného kolektorového přechodu (T
1
je v inverzním režimu). Při zvětšení vstupního
napětí nad 7V proud vstupních diod v závěrném směru prudce narůstá, dochází k lavinovému
průrazu na substrát.
Výstupní charakteristika při logické "0" na výstupu je prakticky totožná s výstupní
charakteristikou tranzistoru T
3
buzeného proudem báze cca 2 mA obr. 3.13b.
Výstupní charakteristika při logické "1" na výstupu má 3 části. Při napětí větším než 3,6
až 3,8V výstupem neteče proud – chová se jako rozpojený obvod. Při zatěžování pasivní
zátěží odebírající malé proudy (do 8 až 10mA) se uplatní T
4
jako emitorový sledovač a
výstupní diferenciální odpor je velmi malý – kolem 40Ω. Při větších proudech se vlivem
26 FEKT Vysokého učení technického v Brně
úbytku na R
4
dostane T
4
do stavu nasycení a výstupní odpor se ustálí asi na 120Ω.
V závislosti na zatížení je tedy T
4
uzavřen, v aktivním stavu nebo v nasyceném stavu.
Charakteristickou zvláštností obvodů TTL je to, že ve stavu vstupů v logické "0" je
vstupní proud záporný, tedy vytéká ze vstupní svorky do vnějšího zdroje signálu, a že je
poměrně velký. Obvod, ze kterého vstup budíme, musí být schopen tento proud odvést do
společného vodiče, přičemž se na buzeném vstupu TTL nesmí objevit napětí větší než
+400mV proti společnému vodiči (horní mez zaručované úrovně logické "0"). Tato okolnost
je nejkritičtějším bodem pro spolupráci mezi obvody řady TTL a obvody jiných
technologických typů. Výstupní obvody typové řady TTL tuto podmínku splňují též jen do
určité hodnoty výstupního proudu i
O
, zpravidla do 10mA. Proto je u běžných typů součástek
TTL logický zisk omezen na N = 10.
Ve stavu logické "1" na vstupech TTL je jejich vstupní proud přinejmenším o řád menší
než ve stavu logické "0". V praxi se o logický zisk ve stavu logické "1" na výstupech
zpravidla vůbec nemusíme starat.
Poznámka: V anglosaské literatuře se tranzistor T
3
nazývá "pull down".
Poznámka: "Posílení" výstupu obvodu TTL
Pozoruhodné možnosti plynou z průběhu výstupní charakteristiky obvodu TTL ve stavu
logické "1" při napětích větších než 3,5V. Ze zapojení výstupního obvodu plyne, že dioda a
emitorový přechod (spodního) tranzistoru T
3
se napětím větším než 3,5V uzavírají a výstupem
neteče žádný proud. Budeme-li výstupní napětí zvyšovat, bude se zvyšovat napětí na kolektoru
uzavřeného tranzistoru T
3
a závěrné napětí na diodě D. K průrazu dochází pravděpodobně na
kolektorovém přechodu T
4
při napětí cca 15V. Toto napětí žádný výrobce ani neuvádí, ani
nezaručuje. Bez nebezpečí lze využít pouze možnosti zapojení výstupu přes rezistor na
napájecí napětí 5V. Získáme tím zapojení, které dává rozkmit 5V, což může být užitečné např.
pro spojení s obvody CMOS. Takové zaojení ukazuje obr.12, kde je také uveden časový
průběh přechodu z nuly do jedničky. Na něm je patrno, že v úseku do 3,5V je výstup řízen
aktivním působením emitorového sledovače T
4
a strmost odpovídá technickým podmínkám
pro hradlo TTL. V rozmezí od 3,5V do 5V již není výstup aktivně buzen a přechodný děj
probíhá exponenciálně s časovou konstantou určenou odporem vnějšího rezistoru a
parazitními kapacitami spojů.



Obr. 3.14: Statické výstupní cha-rakteristiky
pro log0 (úroveň L) na výstupu v jemnějším
měřítku výstupního napětí
Obr. 3.15: "Posílení" výstupu obvodu TTL
35
30
25
20
15
10
5
0,2 0,4 0,6 u
0L
[V]
I
0L
[mA] FAST
STTL
ALS
TTL
+5V
t [ns] 15 5
5V
1K
1
3,5V

Digitální integrované obvody 27


Obr. 3.16:.Proudové poměry na vstupu hradla
(a) a odběrová charakteristika při změnách napájecího napětí (b)
45 6
5
4
3
2
1
I
CCL

u
CC

i
CC

[mA]
…
…
I
0L
< 1,6mA
I
0H
< n . 40µA
U
0H
4K
T
1
T
1
+5V +5V
I
CCH

U
0L



Obr. 3.17: Odběrová charakteristika při kapacitní zátěži a pulsním vstupním napětí
(a) a odběrová charakteristika při překlápění obvodu (b)
0
C = 1nF
f
C
U
CC
= 5V
1000pF
1M
f [Hz]
10M10K 100K
30
1
U
CC
= 5V
I
CCL
I
CCH
u
i
[V]
2
100
i
CC

[mA]
20i
CC

[mA]
30
10
10
3
0
1

Obr. 3.18: Vzájemné propojování logických
členů - k definici logického zisku
(větvitelnosti) N
Obr. 3.19: Použití hradla NAND s
otevřeným kolektorem
a) zapojení pro realizaci funkce f = ab . cd.
eg
b) blokové schéma tohoto součinového
montážního obvodu

Protože se základní zapojení logického členu TTL neosvědčilo pro všechny aplikace,
bylo různě modifikováno.užívá se hradlo s tzv. otevřeným kolektorem (obr. 3.11) a třístavové
hradlo (obr. 3.10a, třetí stav = stav s velkou impedancí, oba tranzistory koncového stupně
jsou zavřeny). Logické členy s větším logickým ziskem (N = 30) mají tranzistor T
4
nahrazen
Darlingtonovou dvojicí (a dioda D je vypuštěna), obr. 3.10b. Tato úprava jen nepatrně změní
výstupní charakteristiku pro logickou "1" na výstupu (zmenší se diferenciální odpor v oblasti,
kde T
4
pracuje jako emitorový sledovač ). Pro zvětšení zatížitelnosti výstupu ve stavu logické
"0" je třeba "zvětšit" tranzistor T
5
.
28 FEKT Vysokého učení technického v Brně

Obr. 3.20: Logický člen NOR (a) a AND-OR-INVERT (b)

D
2
D
1
T
2
T
1
R
1
27K
R
2
T
3
T
7
R
3
T
4
T
5
D
4
R
8
50
T
6
D
3
Y = A . B
D
5
T
8
R
5
R
4
T
1
A
B
R
3
R
4
T
6
T
2
T
3
T
5
T
4
R
6
R
5
Y = A + B
R
2
R
1
A
B

Prozatím jsme uvedli možnost realizace logického členu NAND, příp. AND a invertoru.
Vyrábí se také členy NOR (obr. 3.20a) a AND-OR-INVERT (obr. 3.20b). Vidíme, že
výrobci pojali vnitřní strukturu obvodů stavebnicově, zřetelně tak můžeme pozorovat části
realizující jednotlivé funkce. Dále se vyrábí složité kombinační a nejrůznější sekvenční
obvody. Obvody řady SN74 firmy Texas Instruments dosáhly v době svého největšího
rozšíření pořadové číslo 300.
Dynamické vlastnosti obvodů TTL jsou charakterizovány dvěma údaji:
• zpožděním na hradlo,
• kmitočtovou závislostí napájecího příkonu.
Zpoždění v hradle TTL je z větší části dáno provozem tranzistorů v nasyceném stavu.
Má-li bipolární tranzistor vyjít z nasyceného stavu a uzavřít se, trvá to podstatně delší dobu,
než by se dalo očekávat podle horních mezních kmitočtů, měřených malými signály
v aktivním režimu. Příčinou je nahromadění nadbytečných nosičů náboje v bázi tranzistoru při
nasycení. I při užití speciálních zásahů (difúze zlata) do základního materiálu, které podporují
rekombinace, trvá odvedení nadbytečných nosičů náboje v tranzistoru soustavy TTL kolem
6ns. Protože ze stavu nasycení vycházejí při každé změně logického stavu v hradle TTL dva
tranzistory, zapojené kaskádně, bude zpoždění na hradle TTL kolem 12ns pro každý směr
změny logického stavu. Toto zpoždění je dáno podstatnou činností bipolárního tranzistoru a
Digitální integrované obvody 29
není možné ho zmenšit žádným elektrickým zásahem na straně budícího signálu nebo změnou
vlastností zátěže. Kaskádním řazením hradel TTL se zpoždění sčítají aritmeticky.
P


Obr. 3.21: Definice časových průběhů. Doba čela t
TLH
= 20 ns, doba týlu t
THL
= 20 ns, doba
zpoždění přenosu signálu tp = 0,5(t
pLH
- tp
HL
)
Obr. 3.22: Převodní charakteristika logického členu TESLA řady 74
Napájecí napětí 5,0 V, teplota okolí 25°C. napětí u
0
= 3,3 V je typické výstupní napětí při
logické "1" na výstupu, u
0
= 0,4 V je maximální výstupní napětí při logické "0" na výstupu,
u
0
= 0,2V je typické výstupní napětí při logické "0" na výstupu; A, B jsou nepřístupné oblasti
vymezení výrobních tolerancí; a je přípustné napětí při logické "0" na vstupu, b je přípustné
napětí při logické "1" na vstupu, c je zaručená odolnost proti poruchám pro logickou "0", d je
zaručená odolnost proti poruchám pro logickou "1", e je typická odolnost proti poruchám pro
logickou "0", f je typická odolnost proti poruchám pro logickou "1".

90%
50%
10%
u
0
t
r
t
f
t
pHL
t
pLH
t
TLH
t
THL
t
u
u
i
4
Napájecí napětí 5,0V, teplota okolí 25°C. napětí u
0
= 3,3V je typické výstupní napětí při
logické "1" na výstupu, u
0
= 0,4V je maximální výstupní napětí při logické "0" na výstupu,
u
0
= 0,2V je typické výstupní napětí při logické "0" na výstupu; A, B jsou nepřístupné oblasti
vymezení výrobních tolerancí; a je přípustné napětí při logické "0" na vstupu, b je přípustné
napětí při logické "1" na vstupu, c je zaručená odolnost proti poruchám pro logickou "0", d je
zaručená odolnost proti poruchám pro logickou "1", e je typická odolnost proti poruchám pro
logickou "0", f je typická odolnost proti poruchám pro logickou "1".


Obr. 3.23: Toleranční diagramy pro vstupní a výstupní signály
Vlivem zpožděného vypnutí T
3
se při přechodu výstupu z logické "0" do logické "1"
stane, že T
4
je již vodivý a