Přednášky

cipiálně vznikají dva druhy nekonvergencí při simulaci a to u stejnosměrné analýzy
kdy není možné určit pracovní bod a u časové analýzy kdy je nezbytný simulační krok příliš
malý pro simulovanou rychle se měnící obvodovou veličinu.
15.1 Požadavky Newton-Raphson algoritmu
Newton-Raphson algoritmus vždy konverguje při dodržení několika matematických
podmínek které můžeme zobecnit na elektrické veličiny do několika bodů a to:
• Napětí a proudy ve simulačním programu jsou omezeny hodnotou +/- 1e10 V a A.
• Odvozené veličiny jsou omezeny hodnotou 1e14.
• Výpočty prováděné v simulačním programu používají dvojitou přesnost proměnných
a mají rozlišení 15 desetinných míst.
15.2 Základní způsoby zajištění konvergence u analýzy pracovního bodu a
stejnosměrné analýzy
Simulační rozhraní programu Orcad PSpice poskytuje několik způsobů pro eliminaci
konvergenčních problémů. Níže je rozepsán seznam možných zdrojů nekonvergencí a způsob
jejich řešení.
15.2.1 Krokování napájecího napětí
Jedním z možných způsobů dosažení konvergence daného obvodu je postupné
zvyšování výstupní hodnoty použitého napájecího zdroje téměř od nuly (0.001%) až po
dosažení požadované hodnoty napájení. Minimální použitý krok je 1e-6 (0.0001%).
15.2.2 Úprava parametrů modelu součástky
Základním požadavkem na model součástky je zajištění fyzikálně realistického modelu.
Je důležité respektovat výpočetní algoritmus a jeho krokování napájecího napětí každé
součástky. Například dioda při nastavení N=1e-6 bude mít zlom na charakteristice příliš ostrý
pro souvislou simulaci obvodových veličin zvláště když je minimální krok napájecího napětí
omezen na 1e-6.
15.2.3 Ošetření P-N přechodu tranzistoru sériovým odporem
Další podmínkou konvergence je ošetření P-N přechodu tranzistoru sériovým odporem,
tak aby nedocházelo ke stejné konvergenční chybě jako u diody v kapitole 15.2.2.
Modelování a simulace v mikroelektronice 95
15.2.4 Přidání chybějícího svodového odporu
Dalším možným zdrojem nekonvergence je chybějící svodový odpor. V tomto případě
nastává nekonvergence v situaci kdy ideální zdroj proudu dodává proud do závěrně
orientovaného P-N přechodu bez paralelní zátěže. V simulačním rozhranní nemá P-N přechod
téměř žádný svodový odpor což může způsobit nárůst napětí na tomto přechodu nad
maximální možnou hodnotu 1e10 V.
15.2.5 Úprava spínačů
Model spínače použitého v programu PSpice má vlastní zisk v jeho přechodové
charakteristice. V případě zapojení několika spínačů do kaskády může součet jejich zisků
snadno dosáhnout maximální povolené hranice pro odvozené veličiny 1e14. Tento problém
nastává nejčastěji u simulací jednoduchých logických hradel používajících dvojčinné spínače,
zapojených do kaskády při kaskádě více než tří spínačů.
15.3 Konvergence u behaviorálně modelovaných součástek
Obdobně jako u stejnosměrných analýz je i u behaviorálně vytvořených součástek riziko
vzniku nekonvergencí. Níže následuje seznam nejčastějších zdrojů konvergenčních problémů.
15.3.1 Omezení rozsahu výstupních veličin
Napětí a proudy v programu PSpice jsou omezeny rozsahem +/- 1e10. U behaviorálního
modelu je nezbytné určit maximální rozsah výstupní hodnoty rovnice reprezentující
behaviorální blok. Toto je velmi důležité například u behaviorálního modelování analogových
součástek reprezentujících neelektrické systémy (modelování mechanických systémů,
hydraulických systémů, optických systémů atd.).
15.3.2 Omezení zdrojů
Další podmínkou u behaviorálně modelovaných součástek je že řízené zdroje musí být
vypnuty v případě že napájecí napětí dosáhne 0 V (0.001%). V PSpice je speciální kód pro
ošetření řízených zdrojů v behaviorálních modelech, který tyto zdroje vypne, kromě případů
kdy v rovnici popisující chování dané součástky nastává dělení nulou.
15.4 Konvergence u časové analýzy
Časová analýza vychází z výsledků analýzy pracovního bodu. V každém dalším
simulačním čase je opětovně spuštěna stejnosměrná analýza a jsou zaznamenány jednotlivé
odchylky průběhů od původních hodnot. Největší riziko vzniká u obvodů s rychlými změnami
obvodových veličin kdy musí být zachována kontinuita zaznamenávaných hodnot
s maximální definovanou změnou mezi jednotlivými po sobě jdoucími hodnotami 1e14, při
minimálním časovém kroku 1e-16 s. Konvergence časové analýzy proto selhává ve dvou
případech:
• Iterakce Newton-Raphson algoritmu nemohou konvergovat k výsledné hodnotě pro
příliš malý časový krok.
• Některá veličina v obvodu se mění rychleji než může být postihnuto v simulačních
časech daných minimálním časovým krokem.
96 FEKT Vysokého učení technického v Brně
15.4.1 Přeskočení analýzy pracovního bodu
Volba SKIPBP umožňuje vynechání analýzy pracovního bodu. V tomto případě nemá
časová analýza žádné údaje o počátečních hodnotách obvodových veličin v daném obvodu a
není zaručena konvergence už při první stejnosměrné simulaci, která může být způsobena
jinou příčinou nekonvergence, než je udávána u časových simulací. Používání této volby se
obecně nedoporučuje a její implementace v programu PSpice je jen z důvodů kompatibility
UC Berkley SPICE.
15.4.2 Dynamický rozsah času
Simulační čas (zadán v položce TIME) je proměnná s rozlišením 15 desetinných míst.
Dynamický rozsah je nastaven na 15 desetinných míst mínus počet desetinných míst
požadovaných proměnnou RELTOL. Výchozí hodnota proměnné je RELTOL = 0.001 (0.1%
nebo 3 desetinná místa), což dává výsledný dynamický rozsah času 15 – 3 = 12 desetinných
míst. Minimální časový krok je poté roven celkovému času TSTOP dělenému 1e12. Proto je
vhodné při nekonvergenci z důvodu potřeby příliš malého simulačního kroku zkusit snížit
celkový simulační čas v nastavení Vaší simulace.
15.4.3 Selhání při prvním simulačním kroku
Jestliže časová analýza nekonverguje při prvním simulačním kroku, je obvykle hlavní
příčinou této nekonvergence příliš velká hodnota kondenzátoru, nebo indukčnosti
v simulovaném obvodu (např. 1F ).
15.4.4 Volba .LIST
Volba .LIST umožňuje detailní výpis všech simulovaných součástek které se uplatňují
v matematickém výpočtu. Díky tomuto výpisu lze při následné analýze konvergenčního
problému najít neobvyklé, nebo neočekávané hodnoty u jednotlivých součástek. Bohužel u
analýzy pracovního bodu nejsou vypsány hodnoty kondenzátorů a indukčností, protože tyto
prvky se u této analýzy neuplatňují. Jejich nominální hodnoty jsou ale vypsány ve
standardním výstupním souboru.
15.4.5 Volba .TRAN/OP
Tato volba vypíše do výstupního souboru malosignálový model pro každou
polovodičovou součástku v simulovaném obvodu včetně parazitních kapacit.
15.4.6 Nenulový spínací čas
U časové analýzy je důležité aby spínací čas u spínačů nebyl roven nule, což je zajištěno
v případě, že budou mít parazitní kapacitu. Jestliže je ve vašem obvodu použitý spínač, nebo
řízený zdroj pak je nezbytné ošetření jejich spínacích časů tak aby žádná z těchto součástek
nespínala v nulovém simulačním čase.
15.4.7 Ošetření indukčností a transformátorů
Reálné indukčnosti mají omezenou šířku pásma díky povrchovému efektu a ztrátám
vířivými proudy, zatímco model indukčnosti v programu PSpice má šířku pásma
neomezenou, což může vést k velmi rychlým proudovým a napěťovým špičkám při spínání
takovéto zátěže pomocí tranzistoru, nebo diody. Výsledné rychlé špičky vedou k potřebě
příliš malého časového kroku u časové analýzy a následně k chybám konvergence. V takovém
případě je nejlepším řešením připojení paralelního odporu k indukční zátěži.
Modelování a simulace v mikroelektronice 97
15.5 Diagnostika problémů s konvergencí
V případě výskytu konvergenčního problému PSpice vygeneruje report o chybě který
obsahuje nezbytné údaje pro nalezení pravděpodobného zdroje nekonvergence. Na
následujícím obrázku je příklad takovéhoto reportu. Tento výpis vždy obsahuje titulek
„ERROR – convergence problem ..“ a detailní zápis o poslední simulaci s popisem posledních
simulovaných součástek „Last node voltages tried were..“. Z těchto hodnot lze rozeznat
možné problémy v simulovaném obvodu a na základě popisu jednotlivých příčin
nekonvergence tyto chyby odstranit.

Obr. 15.1: Výpis chyby při problémech s konvergencí [1]

98 FEKT Vysokého učení technického v Brně
16 Příloha III: Tvorba digitálního modelu

Hierarchie modelu digitálního prvku je na následujícím obrázku [1].

Formát zápisu digitálního prvku v netlistu je následující:
U < typ> [( * )]
+
+ *
+
+ [MNTYMXDLY=]
+ [IO_LEVEL=]
kde:
Modelování a simulace v mikroelektronice 99
• < typ> [( * )] – typ digitální součástky jako například NAND, JKFF,
nebo INV. Volitelný parametr je specifický dle zvoleného typu a může udávat
například počet vstupních pinů.
• - napájecí uzly pro digitální součástky.
• * - reprezentuje jednotlivé vstupy a výstupy. Jejich počet závisí na zvoleném
typu digitálního prvku a jeho parametrech. K těmto uzlům je poté možno připojit
analogové nebo digitální součástky. V případě že je k tomuto uzlu připojena
analogová součástka je na tomto uzlu automaticky aplikováno rozhraní pro převod
mezi digitálními úrovněmi a analogovými úrovněmi.
• - název použitého časového modelu. Tento model udává časové
charakteristiky digitální součástky jako jsou zpoždění, prodleva při nastavení úrovně
atd. Každý časový údaj má minimální, typickou a maximální hodnotu.
• - název použitého modelu napěťových úrovní. V tomto
modelu jsou obsaženy zatěžovací charakteristiky digitálního prvku, názvy analogově-
digitálního a digitálně-analogového rozhranní pro vzájemný převod napěťových
úrovní. Tyto rozhranní jsou přiřazována automaticky i na použité uzly s převodem
z analogového signálu, nebo do analogového signálu.
• [MNTYMXDLY=] – volitelný parametr který určuje které z nastavení
(minimum, typická hodnota, nebo maximum) je použito pro tuto digitální součástku.
V případě že tento parametr není zadán je použita výchozí hodnota definovaná pro
aktuální simulaci. Možnými hodnotami je:
o 0 = výchozí hodnota brána z DIGMNTYMX
o 1 = minimum
o 2 = typická hodnota
o 3 = maximum
o 4 = nejhorší možný případ (minimum, nebo maximum)
• [IO_LEVEL=] – volitelný parametr určující jeden ze čtyř A/D,
nebo D/A rozhranní z napěťového modelu digitálního prvku. Jestliže není zadán je
použita výchozí hodnota 0. Jednotlivé parametry jsou:
o 0 = výchozí hodnota brána z DIGIOLVL
o 1 = AtoD1 / DtoA1
o 2 = AtoD2 / DtoA2
o 3 = AtoD3 / DtoA3
o 4 = AtoD4 / DtoA4

Následující tabulka obsahuje seznam základních digitálních prvků definovaných
v programu PSpice:
Základní hradla
BUF Zásobník, paměťová buňka
INV Invertor
AND Hradlo logického součinu
NAND Hradlo negovaného logického součinu
OR Hradlo logického součtu
NOR Hradlo negovaného logického součtu
XOR Hradlo výjimečného logického součtu
NXOR Hradlo výjimečného negovaného logického součtu
BUFA Pole zásobníků, paměť
INVA Pole invertorů
100 FEKT Vysokého učení technického v Brně
ANDA Pole hradel logického součinu
NANDA Pole hradel negovaného logického součinu
ORA Pole hradel logického součtu
NORA Pole hradel negovaného logického součtu
XORA Pole hradel výjimečného logického součtu
NXORA Pole hradel negovaného výjimečného logického součtu
AO AND-OR složené hradlo
OA OR-AND složené hradlo
AOI AND-NOR složené hradlo
OA OR-NAND složené hradlo
Přechodová hradla
NBTG Přenosové hradlo s N-kanálem
PBTG Přenosové hradlo s P-kanálem
Klopné obvody a registry
JKFF Klopný obvod J-K aktivní na sestupnou hranu
DFF Klopný obvod D aktivní při náběžné hraně
SRFF Klopný obvod RS s paměťovým registrem na vstupních a
výstupních pinech
DLTCH Klopný obvod D s paměťovým registrem na vstupních a
výstupních pinech
Odpory
PULLUP Pole zdvíhacích odporů - pull-up
PULLDN Pole pull-down odporů
Zpoždění
DLYLINE Zpoždění na vodiči
Programovatelná logická pole
PLAND
Pole hradel logického součinu
PLOR
Pole hradel logického součtu
PLXOR
Pole hradel výjimečného logického součtu
PLNAND
Pole hradel negovaného logického součinu
PLNOR
Pole hradel negovaného logického součtu
PLNXOR
Pole hradel negovaného výjimečného logického součtu
PLANDC
Pole hradel logického součinu s doplňkem
PLORC
Pole hradel logického součtu s doplňkem
PLXORC
Pole hradel výjimečného logického součtu s doplňkem
PLNANDC
Pole hradel negovaného logického součinu s doplňkem
PLNORC
Pole hradel negovaného logického součtu s doplňkem
PLNXORC
Pole hradel negovaného výjimečného logického součtu s
doplňkem
Paměť
ROM
Paměť pouze pro čtení
RAM
Paměť pro čtení i zápis
Vícebitové A/D a D/A převodníky
ADC Vícebitový AD převodník
DAC Vícebitový DA převodník
Modelování a simulace v mikroelektronice 101
Behaviorální součástky
LOGICEXP Logický výraz
PINDLY Terminálové zpoždění
CONSTRAINT Sledovač podmínek

102 FEKT Vysokého učení technického v Brně
17 Příloha IV: Slovník používaných pojmů

alias Další pojmenování součástky, nebo spoje.
ANSI
Zkratka pro American National Standards Institute, organizaci
založenou průmyslovými firmami a americkou vládou pro vývoj
obchodních a komunikačních standardů. Je to obdoba mezinárodního
standardizačního úřadu ISO (International Standard Organization).
architecture Termín jazyka VHDL popisující chování VHDL modelu.
ascend
Opak descend. V hierarchickém návrhu je tato volba používána pro
přechod ze vnořeného schéma o úroveň výše.
ASCII
Zkratka pro American Standard Code for Information, nebo také pro
sedmibitový kód definující prvních 128 písmen standardní znakové
sady. ASCII znaková sada umožňuje snadný převod mezi znakem a
odpovídající číselnou hodnotou reprezentující daný znak. Je to
nejrozšířenější používaná znaková sada.
AutoECO
Zkratka pro automatic engineering change order. Tato funkce
umožňuje při návrhu DPS (viz. DPS) konverzi z netlistu do formátu
zpracovatelného návrhovým editorem pro DPS.
back annotate
Pro možnosti dalších úprav v hotových návrzích a vzájemnou
kompatibilitu mezi různými návrhovými programy (Capture, Layout
Editor atd.) je zajištěna možnost ovlivňovat parametry libovolné
součástky z jakéhokoliv návrhového programu se zpětným vlivem na
ostatní programy používající danou součástku.
bitmap
Formát souboru obsahující obrazec složený z nekomprimovaných
obrazových bodů. Každý obrazový bod je v tomto formátu
reprezentován hodnotou od 0 do 255 vyjadřující jeho barvu. Přípona
tohoto formátu je .bmp. Tyto obrázky mohou být libovolně
umísťovány do schématu.
bookmark
Záložka ve schématu, kterou můžete libovolně používat pro
upozornění na jakékoliv místo ve schématu. Pro umístění záložky je
připravena položka Bookmark v menu Place ve schématickém
editoru. Pro návrat na tuto záložku použijte příkaz GoTo v menu
View.
browse spreadsheet Toto okno zobrazuje výsledky dotazů u volby Browse v menu Edit.
bus
Sběrnice je skupina vodičů které nejsou zapojeny do uzlů, ale
používají se pro propojování převážně digitálních obvodů. Například
sběrnice A[0..3] je sběrnicí se čtyřmi vodiči značenými A0, A1, A2,
A3.
bus pin
Pin který může být připojen k několika různým signálům narozdíl od
klasického pinu který může být spojen pouze s jedním signálem.
Tento pin reprezentuje všechny piny sběrnice a má stejné jméno jako
signály sběrnice.
Modelování a simulace v mikroelektronice 103
CAGE
Zkratka pro Commercial and Government Entity Code. Jedinečné
číslo poskytované americkou vládou jejím dodavatelům, které může
být použito pro identifikaci autora obvodového schématu, nebo
modelu součástky.
child
Vnořené schéma v hierarchickém modelu jenž je ve schématu o
úroveň výše reprezentováno hierarchickým blokem.
complex hierarchy
Návrh s více než dvěma hierarchickými bloky odkazujícími se na
jediné schéma
convert
Převod z jednoho tvaru do jiného. Použitelné například pro
DeMorganův zjednodušený model který může být uložen u dané
součástky.
cross probing
Při zvýraznění jakéhokoliv prvku ve schématu dojde k jeho
zvýraznění i v návrhovém rozhraní pro návrh DPS a naopak.
DeMorgan
equivalent
Ekvivalentní model součástky založený na zjednodušení pomocí
DeMorganova pravidla. Tento model může být uložen u každé
součástky.
descend
Opak ascend. V hierarchickém návrhu umožňuje tato volba
zobrazení obsahu vložených hierarchických bloků.
design rule check
(DRC)
Tato volba provede kontrolu návrhových a elektrických pravidel
definovaných uživatelem pro dané schéma a návrh desky plošných
spojů.
EDA
Zkratka pro Electronic Design Automation. Softwarové a
hardwarové nástroje používané pro ověření správnosti návrhu
elektronických obvodů. Tyto nástroje obsahují funkce pro simulaci,
syntézu, verifikaci, analýzu a testování elektronických obvodů.
EDIF
Zkratka pro Electronic Design Interchange Format. Standard
vytvořený asociací EIA (Electronic Industries Association), který
definuje sémantiku a syntaxi pro formát jenž je používán při návrhu
elektronických zařízení.
ERC
Zkratka pro Electrical Rules Check, což je funkce pro testování
elektrické správnosti návrhu a je obsažena ve funkci DRC.
flat design
Schématická struktura bez hierarchických bloků a vnořených
podobvodů. Tato struktura může obsahovat více schémat, ale musí
být propojeny na jediné úrovni pomocí off-page konektorů, což je
vhodné převážně pro malé a jednoduché návrhy.
forward annotate
Proces odeslání dat z programu Cadence Orcad do programu
Cadence Layout. Data jsou odeslána ve formátu .MNL.
graphic object
Grafická značka, nebo objekt, umístěná ve schématu, nebo v
součástce sloužící k identifikaci autora, součástky, nebo výrobce.
Většinou usnadňuje orientaci ve schématu. Grafickým objektem
může být libovolný obrazec včetně nápisů a objektů ve formátu .bmp
(viz bitmap).
heterogenous
package
Pouzdro součástky obsahující několik odlišných elektronických
obvodů s různým počtem vývodů, s odlišnou funkcí a s odlišnou
schématickou značkou, například relé.
104 FEKT Vysokého učení technického v Brně
hierarchical block
Symbol reprezentující vnořený podobvod. Tento symbol má stejné
vlastnosti jako jiné součástky s tím rozdílem že pomocí volby
descend hierarchy je možné zobrazení vnitřního schématu tohoto
prvku.
hierarchical design
Návrh obsahující několik hierarchických bloků s vnořenými
podobvody, uplatněných v různých úrovních celkového schématu.
hierarchical pin
Symbol umístěný na hierarchickém bloku reprezentující
vstupně/výstupní pin.
hierarchical port
Symbol umístěný ve vnořeném schématu uvnitř hierarchického
bloku. Tento symbol je propojen s příslušným hierarchickým pinem
na vyšší úrovni schématu.
homogeneous
package
Pouzdro součástky obsahující několik stejných prvků například
operačních zesilovačů, nebo hradel. Například obvod 7400
obsahující 4xNAND.
HPGL
Zkratka pro Hewlett-Packard Graphics Language, což je protokol
pro vykreslovací zařízení (plottery atd.)
IEEE Zkratka pro Institute of Electrical and Electronics Engineers.
inherent property
Základní parametr modelu součástky, který nemůže být odebrán a je
nezbytný pro vytvoření funkčního modelu.
instance Součástka, nebo symbol umístěný ve schématu.
instance property
Doplňkový parametr součástky který může být použit u každé
součástky, nebo symbolu umístěném ve schématu.
intertool
communication
(ITC)
Schopnost umožňující programu Orcad EDA sdílet informace pro
zobrazování a přenos. (viz také cross probing)
junction Uzel je ideová část schématu znázorňující propojení dvou vodičů.
library
Knihovna je kolekce všech použitých součástek, symbolů, pouzder,
modelů atd. Většinou bývají tématicky sdružené dle výrobců
elektronických součástek, nebo dle typů součástek.
location Souřadnice X, Y ve schématu, nebo na schématické značce.
macro
Série předdefinovaných příkazů. Makra efektivně šetří čas nezbytný
k provádění cyklicky se opakujících sérií příkazů jednoduchým
zaznamenáním a následným spouštěním.
m