tahak MPLD

obvody PLD a FPGA,
Rychlost reakce těchto obvodů je podobná jako v prvním případě, ve srovnání s procesory však mají nižší univerzálnost, což platí hlavně pro malé a pro středně velké obvody PLD. V obvodech FPGA je dnes možno
vytvořit procesory softwarově, u velkých obvodů FPGA jsou často procesory vytvořeny jako
hardwarová jádra. Tam, kde by požadovaná rychlost reakce vyžadovala při použití procesoru
připojení dalších podpůrných obvodů, je často výhodné realizovat celek v obvodu FPGA. Standardní obvody PLD měly vyšší spotřebu z napájecího zdroje
Obvody ASIC představují vyšší stupeň realizace číslicových subsystémů vhodný především pro hromadnou výrobu. Ve srovnání s programovatelnými obvody jsou levnější,
pokud se ve velkém vyráběném množství „rozpustí“ větší počáteční náklady, příprava jejich
výroby je však výrazně složitější a delší. Lze k nim snadno přejít od obvodů PLD a FPGA,
Mikrokontroléry a mikropočítače umožňují při vhodném naprogramování řešit nejrůznější úlohy, což je dáno možností přizpůsobit funkci navrhovaného subsystému
požadavkům pomocí programu. Výhody ve srovnání s realizací pomocí obvodů základních řad jsou: velká univerzálnost dovolující hromadnou a levnou výrobu procesorů ,snadná možnost změny funkce změnou naprogramování bez změny plošného spoje, .možnost realizace složitých algoritmů. Nevýhodou je hlavně nižší rychlost reakce:
Obvody PLD - rozdělení
• obvody SPLD – jednoduché obvody PLD: 1. generace – prosté obvody PLD (PAL), jednou programovatelné (OTP – One Time Progr.) 2. generace – obvody s makrobuňkami (GAL), většinou elektricky reprogramovatelné obvody CPLD – složité, s blokovou strukturou Obvody SPLD – většinou je struktura podrobně popsána Obvody CPLD – struktura popsána jen rámcově, detaily implementace zajišťuje návrhový systém Další typy programovatelných obvodů: FPGA, PROM FPGA: velké číslicové (sub)systémy, implementace procesorů (klasických nebo DSP), často na jednom čipu více procesorů použití FPGA může být motivováno využitím bloků v FPGA (MGT, PCI Express endpoint...) s jejich propojením s dalšími bloky logikou na čipu. Obvody FPGA dnes představují nejsložitější programovatelné obvody s nejvyšším stupněm integrace.
Použije-li se zápis ve tvaru POS(0) SOP(1), dostaneme výsledek v inverzi a je pak potřebné jej invertovat – zařadit do výstupu obvodu invertor
Struktura pamety PROM
Srovnání nejdůležitějších vlastností struktur PROM, PAL a PLA: Výhodou obvodů se strukturou PROM je univerzálnost. Procento využití strukturních prvků je však typicky poměrně malé. Jsou zhruba o řád pomalejší než obvody se strukturou PAL a PLA. Vyráběné typy pamětí PROM nejsou proto obvykle nejvhodnější pro realizaci logických funkcí. Obvody se strukturou PAL a PLA jsou úspornější, protože dovolují využít možnosti zjednodušení realizovaných funkcí a vytvářejí se jen použité součinové termy, avšak tato
úspornost je na úkor univerzálnosti. Počet využitelných termů je dán počtem součinových linek vytvořených v obvodu. Součinové linky (termy) jsou u struktury PAL pevně přiřazeny makrobuňkám. U struktury PLA jsou společné pro celé pole, lze je přiřazovat makrobuňkám podle skutečné potřeby a mohou být sdíleny více makrobuňkami.
OBVODY PLD obvody SPLD – jednoduché obvody PLD1. generace – prosté obvody PLD (PAL),
jednou programovatelné (OTP – One Time Progr.) 2. generace – obvody s makrobuňkami (GAL),
většinou elektricky reprogramovateln obvody CPLD – složité, s blokovou strukturou Obvody SPLD – většinou je struktura podrobně popsána Obvody 3. generace. Jsou také označovány jako obvody PLD s blokovou strukturou,složité obvody PLD, či obvody CPLD (Complex PLD). Obsahují několik (nejčastěji dva až16) bloků složených z makrobuněk se strukturou PAL nebo PLA, které jsou na čipu vzájemn propojeny programovatelnou strukturou, ale tvoří relativně samostatné celky připomínající obvody GAL. GAL22V10 , GAL 16V8
Prídavné prvky u obvodov: Přítomnost programovatelného invertoru ve struktuře obvodu PLD dovoluje vybrat ten způsob realizace, pro nějž je potřebný počet termů menší a který je proto výhodnější , programovatelný invertor za registrem naseduje, programovatelný invertor – umožňuje realizovat funkci zapsanou ve tvaru SOP i ve tvaru POS (zápis funkce na základě Karnaughovy mapy s vyjádřením pomocí smyček jedniček nebo nul) třístavový výstupní zesilovač s kanálem "zpětné vazby dovoluje příslušné vývody použít jako vstupní, jako výstupní nebo i jako obousměrné – podle potřeby
Zvlaštnosti obvodov GAL 16V8 (20 vývodů u pouzdra DIL), GAL 20V8 (24 vývodů) pro univerzální použití, obvody jsou značeny GAL 22V10
10 makrobuněk, 8 až 16 termů na makrobuňku nejsou zde různé módy (struktura odpovídá módu 3 u 16V8 programovatelný invertor za registrem (u 16V8 je před ním) synchronní preset, asynchronní reset registru (vytvořené zvláštními termy) hodinový signál je dostupný v poli AND,
může být využit i jako vstupní signál kombinační funkce
OBVODY PLD vyšších generací
dvojitá zpětná vazba (double feedback) – umožňuje využít makrobuňku, jíž příslušející vývod je nakonfigurován jako vstupní, jako tzv. skrytou makrobuňku, jejíž signál je pouze
vnitřním signálem obvodu;
KLF v obvodoch PLDŠtěpení součtů je zcela obecná metoda spočívající v rozdělení termů do skupin s počtem
termů, který odpovídá možnostem makrobuněk, vytvoření dílčích součtů těchto termů a jejich
celkovému sečtení další makrobuňkou. Dostaneme tak dvouprůchodové zapojení, kde signál
prochází dvakrát součinovým polem a příslušnou makrobuňkou. Tento princip je možno u
obvodů CPLD rozšířit do stromovité struktury s víceprůchodovým zapojením Iterativní přístup je možno pokládat za zvláštní případ využití specifických vlastnost realizovaných funkcí.
Prevod grey Kodu Obecně tedy můžeme pro převod binárního kódu na Grayův kód napsat:
gn-1 = b n-1, g n-2 = b n-2 ⊕ b n-1, ..., g1 = b1 ⊕ b2, g0 = b0 ⊕ b1. A naopak zase b1 = g1 ⊕ b2 = g1 ⊕ g2..⊕ g n-1,
b0 = g0 ⊕ b1 = g0 ⊕ g1 ⊕ ... ⊕ g n-1. Sčítačka Problematika sčítaček je velmi podobná problematice komparátorů. Pro popis sčítačky v jazyku HDL stačí opět jeden příkaz, její rozvinutí do tvaru SOP nebo POS je však ještě náročnější na počty termů než je tomu u komparátoru. Je možno ukázat, že jen přenos z nejvyššího bitu. U obvodů FPGA je spojování logických buněk k realizaci složitějších funkcí pravidlem, pokud však je důležité dosáhnout co nejmenšího zpoždění, snažíme se i zde, aby realizované funkce neměly příliš velký počet vstupních signálů, případně použít k realizaci specializované struktury, které jsou v některých typech obvodů FPGA obsaženy. Výhody Grayova kódu: nevyskytují se velké proudové nárazy při změně stavu způsobené nabíjením nebo vybíjením kapacit
Asychrone klopne obvody: RS Při realizaci klopných obvodů typu RS ze základních kombinačních logických ob