Diagnostika a testování el. systému - lab.cvičení

vbias 0 0 mosn w=wm7 l=lm

Pro vlastní simulaci všech tranzistorových zkratů v testovaném obvodu pak využijeme
příkazu .alter, kdy testovaný zkrat předchozí simulace je vyjmut a nahrazen dalším zkratem
v pořadí.

Shrnutí: Základní poruchy v technologii CMOS můžeme rozdělit na zkraty (CMOS
short defects) a na přerušení (CMOS open defects). HSPICE model pro tyto
frekventované poruchy, syntetizujeme tak, že pro jenotlivé tranzistory definujeme uzly
bezchybného tranzistoru a sériově k přívodům bezchybného tranzistoru pak připojíme
odpory jejichž hodnotu nastavíme na zkrat nebo přerušení (rozpojení).


5 Testování analogových obvodů CMOS monitorováním
změn v napájecím proudu

Cíle kapitoly: Popsat metodiku simulace bezchybného obvodu včetně respektování
technologického rozptylu parametrů, simulace zkratů a rozpojení v přívodech
jednotlivých tranzistorů testovaného obvodu.

Jedna z možností testování funkčnosti analogových CMOS obvodů je měření klidového
napájecího proudu I
DDQ
. Tuto metodu aplikujeme na testovaný obvod CMOS operačního
zesilovače. Výše uvedené poruchy, tj. přerušení a zkraty, mohou způsobit změny v hodnotách
napájecího proudu, které můžeme detekovat. Porucha bude metodou I
DDQ
detekovatelná,
jestliže hodnoty napájecího proudu chybného a bezchybného obvodu se budou lišit.
Detekovatelnost závisí na zvoleném kritériu a musí respektovat výrobní rozptyl elektrických
parametrů testovaného obvodu. V našem příkladě stanovíme metodou Monte Carlo tzv.
toleranční obálku ( maximální a minimální hodnota I
DDQ
) bezchybného obvodu a pokud
hodnota I
DDQ
testovaného obvodu leží mimo tuto obálku jde o chybný obvod a testovatelnou
poruchu. Na rozdíl od digitálních obvodů, porucha v CMOS analogových obvodech nemusí
vždy znamenat velkou změnu napájecího proudu a proto zahrnutí výrobního rozptylu
v hodnotách I
DDQ
bezchybného příp. chybného obvodu má v tomto případě zásadní význam.
Toleranční obálka I
DDQ
představuje rozptyl napájecího proudu obvodu bez poruch vlivem
tolerancí výrobních parametrů. Změny těchto výrobních parametrů způsobují změny
elektrických parametrů obvodu a tím následně ovlivňují parametry modelů PMOS a NMOS.
Rozptyl těchto parametrů modelu musí definovat výrobce.

Název učebního textu 19
5.1 Simulace bezchybného obvodu
Ve sledovačovém zapojení (Obrázek 5.1) testovaého obvodu (vin-=vout)


Obrázek 5.1: Zapojení testovaného obvodu

je počítán napájecí proud I
DDQ
pro vybrané hodnoty vstupního napětí vin+. Je postupně
provedena nominální analýza a nekorelovaná a korelovaná analýza Monte Carlo. Výsledky
jednotlivých analýz jsou posouzeny z hlediska detekovatelnosti poruch testovaného obvodu.
5.1.1 Nominální anlýza
využívá nominální model PMOS a NMOS pro technologii AMS12. Vstupní soubor
zahrnující zapojení bezchybného obvodu včetně dalších řídicích HSPICE parametrů, dále
parametry modelů tranzistoů, specifikaci analýzy a výstupů je v následujícím HSPICE
vstupním souboru


cmos follower.... simulated

*****faulty-free follower******

.inc fw

****modely mos tranzsistors****

.inc ams12.inc

**********
20 Fakulta elektrotechniky a komunikačních technologií VUT v Brně
.dc vin+ 1 4 .1

***********
.print v(vin+) v(vout) i(vdd)

.end

kde fw obsahuje následující část vstupního souboru

*faulty-free follower
*mos operational amplifier

.option relv=1e-3 relvar=.01 nomod acct post=2

.param vdd=5 vref='vdd/2'

.inc optpar.inc

vdd vsupply 0 vdd
vin+ vin+ 0
vbias vbias 0 bias
rflw vin- vout 1e-5

m1 2 vin- 3 3 mosn w=wm1 l=lm
m2 4 vin+ 3 3 mosn w=wm1 l=lm
m3 2 2 vsupply vsupply mosp w=wm1 l=lm
m4 4 2 vsupply vsupply mosp w=wm1 l=lm
m5 vout vbias 0 0 mosn w=wm5 l=lm
m6 vout 4 vsupply vsupply mosp w=wm6 l=lm
m7 3 vbias 0 0 mosn w=wm7 l=lm


a soubor optpar.inc obsahuje následující parametry testovaného obvodu

**** model parameters, bias

.param wm1 = 28.1672u
.param wm5 = 22.5053u
.param wm6 = 52.9539u
.param wm7 = 58.8953u
.param lm = 6.8448u
.param bias = 2.9970

****

Výsledky nominální analýzy, tj. elektrické odezvy bezchybného obvodu jsou pro
výstupní napětí a pro vybraná uzlová napětí na obrázku (Obrázek 5.2)
Název učebního textu 21

Obrázek 5.2: Uzlová napětí bezchybného obvodu
a pro I
DDQ
na obrázku (Obrázek 5.3) a budou sloužit jako reference pro ůvahy o
detekovatelnosti jednotlivých poruch.

Obrázek 5.3: I
DDQ
pro bezchybný obvod

5.1.2 Nekorelovaná statistická analýza
Rozptyl výrobních parametrů, který ovlivní rozptyl I
DDQ
lze výhodně simulovat pomocí
statistické analýzy Monte Carlo. Nekorelovaná analýza využívá nekorelovaný model
bezchybného obvodu a vstupní HSPICE soubor má následující strukturu

follower faulty-free, uncorrelated analysis

.inc fw
22 Fakulta elektrotechniky a komunikačních technologií VUT v Brně

.inc ams12st

.dc vin+ 2 3 .1 sweep monte=20

.end

kde soubory fw, ams12st byly popsány v předcházejícím textu. Rozptyl I
DDQ
je zřejmý
z obrázku (Obrázek 5.4)


Obrázek 5.4: Rozptyl I
DDQ
pro nekorelovaný model

5.1.3 Korelovaná statistická analýza
Korelovaná analýza využívá popsaný korelovaný model bezchybného obvodu a vstupní
HSPICE soubor má následující strukturu

follower faulty-free, correlated analysis

.inc fw

.inc ams12cr

.dc vin+ 1.6 3.4 .2 sweep monte=10

.end

kde soubory fw, ams12cr byly popsány v předcházejícím textu. Rozptyl I
DDQ
je zřejmý
z obrázku (Obrázek 5.5)
Název učebního textu 23

Obrázek 5.5: Rozptyl I
DDQ
pro korelovaný model

5.1.4 Srovnání jednotlivých simulací bezchybného modelu
je na obrázku (), kde vidíme rozptyl I
DDQ
ze dvou provedených statistických analýz
(nekorelované a korelované).

Obrázek 5.6: Porovnání rozptylu I
DDQ
pro korelovaný a nekorelovaný model
Potvrzuje se, že korelovaná analýza, která uvažuje pouze fyzikálně realizovatelné
kombinace parametrů analýzovaného obvodu, dává rozptyl napájecího proudu okolo deseti
procent, což je dvakrát méně než pro nerelovanou analýzu. Tyto výsledky ukazují nutnost
užití korelovaného modelu pro určení správné hodnoty rozptylu elektrických charakteristik
simulovaného CMOS obvodu.

24 Fakulta elektrotechniky a komunikačních technologií VUT v Brně
5.2 Simulace zkratů mezi elektrodami jednotlivých tranzistorů
Je aplikován chybový model sledovače pro zkraty, je specifikován jediný zkrat a je
provedena analýza I
DDQ
referenčního tj. bezporuchového a zkratovaného obvodu. Jestliže
budeme např. simulovat zkraty kanálů tranzistorů M1 a M7 (Obrázek 5.7) tj. zkraty mezi
uzly 2–3 a 3–0

Obrázek 5.7: Zkraty kanálů tranzistorů M1 a M7

lze použít následující sekvenci HSPICE příkazů

cmos follower....bridges simulated

*****faulty-free follower******

.inc fw

****modely mos tranzsistors****

.inc ams12.inc

**********
.dc vin+ 1 4 .1

***********
.print v(vin+) v(vout) i(vdd)

.end

faulty follower

*****faulty-free follower******
Název učebního textu 25

.inc fw

****bridge between 2--3
rb23 2 3 10

.inc ams12.inc
.dc vin+ 1 4 .1

.print v(vin+) v(vout) i(vdd)
.end


faulty follower

*****faulty-free follower******
.inc fw

****bridge between 3—-0
rb30 3 0 10

.inc ams12.inc
.dc vin+ 1 4 .1

.print v(vin+) v(vout) i(vdd)
.end

Grafickým postprocesorem můžeme zobrazit v jednom grafu závislost I
DDQ
na vin+ pro
bezchybný a dva zkratované obvody (Obrázek 5.8) a posoudit detekovatelnost zkratu.

Obrázek 5.8: Detekovatelnost zkratů kanálů tranzistorů M1 a M7

Testovatelnost dalších fatálních poruch, jako jsou zkraty kolektor–hradlo tranzistorů
M1, M2 a M6 lze posoudit na obrázku (Obrázek 5.9)
26 Fakulta elektrotechniky a komunikačních technologií VUT v Brně

Obrázek 5.9: Detekovatelnost zkratů kolektor – hradlo tranzistorů M1, M2 a M6

Pro simulaci všech možných zkratů tranzistorů v testovaném obvodu lze využít
následující vstupní příkazy

follower faulty-free
.inc ffflw
.end

follower bridge 2--vsupply
.inc ffflw
rb2vs 2 vsupply 10
.end

follower bridge 4--vsupply
.inc ffflw
rb4vs 4 vsupply 10
.end

follower bridge vout--vsupply
.inc ffflw
rbvovs vout vsupply 10
.end

follower bridge 2--4
.inc ffflw
rb24 2 4 10
.end

follower bridge 4--vout
.inc ffflw
rb4vo 4 vout 10
.end

follower bridge 2--v-
.inc ffflw
rb2v- 2 vin- 10
.end

Název učebního textu 27
follower bridge 3--v-
.inc ffflw
rb3v- 3 vin- 10
.end

follower bridge 2--3
.inc ffflw
rb23- 2 3 10
.end

follower bridge 4--v+
.inc ffflw
rb4v+ 4 vin+ 10
.end

follower bridge 3--v+
.inc ffflw
rb3v+ 3 vin+ 10
.end

follower bridge 4--3
.inc ffflw
rb43 4 3 10
.end

follower bridge 3--0
.inc ffflw
rb30 3 0 10
.end

follower bridge 0--vo
.inc ffflw
rb0vo 0 vout 10
.end

kde soubor ffflw obsahuje všechny příkazy pro nominální simulaci bezchybného
obvodu

*faulty-free follower
*mos operational amplifier

.option relv=1e-3 relvar=.01 nomod acct post=2

.param vdd=5 vref='vdd/2'
.inc optpar.inc

vdd vsupply 0 vdd
vin+ vin+ 0
vbias vbias 0 bias
rflw vin- vout 1

m1 2 vin- 3 3 mosn w=wm1 l=lm
m2 4 vin+ 3 3 mosn w=wm1 l=lm
m3 2 2 vsupply vsupply mosp w=wm1 l=lm
m4 4 2 vsupply vsupply mosp w=wm1 l=lm
m5 vout vbias 0 0 mosn w=wm5 l=lm
m6 vout 4 vsupply vsupply mosp w=wm6 l=lm
m7 3 vbias 0 0 mosn w=wm7 l=lm

28 Fakulta elektrotechniky a komunikačních technologií VUT v Brně
.inc ams12.inc

.dc vin+ 1 4 .1

.print v(vin+) v(vout) i(vdd)

a ostatní soubory byly definovány v předchozím textu.

Porovnání výsledků nominální analýzy bezchybného a zkratovaných obvodů dává první
informaci o detekovatelnosti chyb. Přesnější analýza vyžaduje srovnání nominálních odezev
zkratovaných obvodů s obálkou odezvy (I
DDQ
) bezchybného obvodu, případně obálek
bezchybného a zkratovaného obvodu. První případ je pro vybranou odezvu demonstrován na
obrázku (Obrázek 5.10)

Obrázek 5.10: Detekovatelnost zkratu kanálu tranzistoru M1


5.3 Simulace přerušení v elektrodách jednotlivých tranzistorů
Je aplikován jeden z popsaných chybových modelů pro přerušení v elektrodách
tranzistoru. Je specifikována porucha a je provedena analýza I
DDQ
referenčního
(bezporuchového) a poruchového obvodu. Např. pro simulaci přerušení emitorového přívodu
tranzistoru M5 (Obrázek 5.11) tj. přerušení mezi uzly sm5 tranzistoru M5 a obvodového
uzlu 0
Název učebního textu 29

Obrázek 5.11: Chybový model obvodu pro přerušení v emitoru tranzistoru M5

lze použít následující příkazy

follower faulty free

*.inc ffflwo
.inc ffflwo1 $ substrate source shorted

.inc ams12.inc

.dc vin+ 1 4 .1

.alter
rsm5 sm5 0 1e8

.end

kde soubor ffflwo volá chybový model s původním zapojením substrátu a soubor
ffflwo1 volá chybový model se zkratem substrát-emitor a obsahuje příkazy

*faulty-free follower, opens study,....sub.-em. shorted

.option relv=1e-3 relvar=.01 nomod acct post=2

.param vdd=5 vref='vdd/2'
.inc optpar.inc

vdd vsupply 0 vdd
vin+ vin+ 0
vbias vbias 0 bias
30 Fakulta elektrotechniky a komunikačních technologií VUT v Brně
rflw vin- vout 1e-5

.inc oa_dso

Soubor oa_dso obsahuje chybový model pro přerušení v kolektoru a emitoru. Výsledky
chybové popsané chybové simulace spolu s referenční bezchybnou odezvou jsou na obrázku
(Obrázek 5.12)

Obrázek 5.12: Detekovatelnost přerušení v emitoru tranzistoru M5

Chybové simulace rozpojení v emitorech všech sedmi tranzistorů lze provést
následujícím programem

follower faulty free
.inc ffflwo
*.inc ffflwo1 $ substrate source shorted
.inc ams12.inc
.dc vin+ 1 4 .1

.alter
rsm1 sm1 3 1e8

.alter
rsm1 sm1 3 1e-5
rsm2 sm2 3 1e8

.alter
rsm2 sm2 3 1e-5
rsm3 sm3 vsupply 1e8

.alter
rsm3 sm3 vsupply 1e-5
rsm4 sm4 vsupply 1e8

.alter
rsm4 sm4 vsupply 1e-5
rsm5 sm5 0 1e8
Název učebního textu 31

.alter
rsm5 sm5 0 1e-5
rsm6 sm6 vsupply 1e8

.alter
rsm6 sm6 vsupply 1e-5
rsm7 sm7 0 1e8
.end

kde jsme použili chybový model s původním zapojením substrátu, který je volán ze
souboru ffflwo.
Všechna rozpojení kolektoru s výběrem zapojení substrátu můžeme simulovat podobně
předcházejícímu případu s využitím příkazu .alter

follower faulty free

.inc ffflwo
*.inc ffflwo1 $ substrate source shorted

.inc ams12.inc

.dc vin+ 1 4 .1

.alter
rdm1 dm1 2 1e8
.alter
rdm1 dm1 2 1e-5
rdm2 dm2 4 1e8
.alter
rdm2 dm2 4 1e-5
rdm3 dm3 2 1e8
.alter
rdm3 dm3 2 1e-5
rdm4 dm4 4 1e8
.alter
rdm4 dm4 4 1e-5
rdm5 dm5 vout 1e8
.alter
rdm5 dm5 vout 1e-5
rdm6 dm6 vout 1e8
.alter
rdm6 dm6 vout 1e-5
rdm7 dm7 3 1e8

.end
kde jsme zvolili původní zapojení substrátu.

Porovnání výsledků nominální analýzy bezchybného a rozpojených obvodů dává
první informaci o detekovatelnosti chyb. Přesnější analýza vyžaduje srovnání nominálních
odezev obvodů s přerušením s obálkou odezvy (I
DDQ
) bezchybného obvodu, případně obálek
bezchybného a přerušeného obvodu. První případ je pro vybranou odezvu ( přerušení
v emitoru tranzistoru M3 (Obrázek 5.13))
32 Fakulta elektrotechniky a komunikačních technologií VUT v Brně

Obrázek 5.13: Přerušení v emitoru tranzistoru M3

demonstrován na obrázku (Obrázek 5.14)

Obrázek 5.14: Detekovatelnost přerušení v emitoru tranzistoru M3

Shrnutí: Testování funkčnosti analogových CMOS obvodů měřením klidového
napájecího proudu IDDQ využívá změn v hodnotách IDDQ bezchybného a poruchového
obvodu, které můžeme detekovat. Porucha bude metodou IDDQ detekovatelná, jestliže
hodnoty napájecího proudu chybného a bezchybného obvodu se budou lišit. Na rozdíl
od digitálních obvodů, porucha v CMOS analogových obvodech nemusí vždy znamenat
Název učebního textu 33
velkou změnu napájecího proudu a proto zahrnutí výrobního rozptylu v hodnotách
IDDQ bezchybného obvodu má zásadní význam. Toleranční obálka IDDQ představuje
rozptyl napájecího proudu obvodu bez poruch vlivem tolerancí výrobních parametrů.
Pokud hodnota IDDQ testovaného obvodu leží mimo tuto obálku, pak obvod je chybný a
porucha testovatelná.



6 Dodatky
6.1 Výsledky testů

1. )1( −=
T
U
U
S
eII

2. )1( −=−
−
T
U
U
S
eII

3. cca 0.026 V, závislost je lineární

4. exponenciální

5. cca 0.06 V

6. 0.18 V, 0.18 V, 0.18 V

7. a) )
2
(.
T
S
U
U
tghII = ,
1
2
ln.
+
=
T
T
U
U
U
U
Tprop
e
e
UU

8. germaniová, asi 10
6
krát

9. ano existuje, čím menší napětí, tím větší saturační proud, tím větší vlastní
koncentrace a menší šířka zakázaného pásu
34 Fakulta elektrotechniky a komunikačních technologií VUT v Brně

10. normální aktivní režim (emitorový přechod v propustném, kolektorový
v závěrném směru)
inverzní aktivní režim (emitorový přechod v závěrném , kolektorový v propustném
směru)
saturační režim (oba přechody v propustném směru)
závěrný režim (oba přechody v závěrném směru)
11. normální aktivní režim
12. závěrný a saturační režim
13. a) normální aktivní a závěrný režim
b) emitorový
c) kolektorový
d) kolektorový
e) bázového
f) emitorového
g) kolektorového
h) bázového
14. I
CE0,
I
CS
, I
CB0
, I
CZ

15. I
CE0
> I
CS
> I
CB0
> I
CZ

16. SE
17. )1( −=
T
BE
U
U
ESE
eII
18. )1()1( −−=
T
BE
U
U
ESINE
eII αα
19. )U,I(UU
CEBBEBE
= …..vstupní charakteristika
)U,I(II
CEBCC
= ….výstupní charakteristika
odtud
P
B
C
e
I
I
h )(
21
∂
∂
= kde pracovní bod je určen hodnotami nezávisle
proměnných I
B
a U
CE

20. modulací šířky báze (tzv. Earlyho jevem)

21. při zapojení SE, I
B
je konstantní, odtud celkový náboj minoritních nosičů v bázi
musí zůstat konstantní v uzší bázi a vytvoří největší gradient koncentrace a tedy
kolektorového proudu
22. větší než nula
23. ano
24. ano
25. U
GE
≥ U
P &
U
CE
≥ U
GE
− U
P

Název učebního textu 35
26. lineární aktivní (A
+
, A
-
), také lineární, ohmický, odporový, nesaturovaný
27. saturační
28. (()) (())
2
pGEGEC
UUKUI −=
29. I
CE
= 0 pro 0 ≤ U
CE
≤ U
PE
a
()
2
pECEECE
UUKI −= pro U
CE
≥ U
PE

30. []
2
2
0
)(2
CEPDCE
PD
CSAT
CE
UUU
U
I
I −−= pro 0 ≤ U
CE
≤ -U
PD
a

0CSATCE
II = pro U
CE
≥ - U
PD



Seznam použité literatury
[ 1 ] Abramovici M., Breuer M.A., Friedman A.D. : Digital Systems Testing and Testable
Design, Piscataway, New Jersey, IEEE Press, 1994,
[ 2 ] Agrawal V.D., Seth S.C. : Tutorial – Test Generation for VLSI Chips, Los Alamitos,
California, IEEE computer Society Press, 1988
[ 3 ] Agrawal V.D., Bushnell M.L. : Essentials of Electronic Testing, Boston, Kluwer
Academic Publishers, 2000
[ 4 ] DiGiacomo J., editor : VLSI Handbook, New York, McGraw-Hill, 1989
[ 5 ] Einspruch N.G., editor : VLSI Handbook, Orlando, Florida, Academic Press, 1985
[ 6 ] Fee W.G. : Tutorial-LSI Tesing, Los Alamitos, California, IEEE computer Society
Press, 1978
[ 7 ] Friedman A.D., Menon P.R. : Fault Detection in Digital Circuits, Upper Saddle River,
New Jersey, Prentice-Hall, 1971
[ 8 ] Fujiwara H. : Logic Testing and Design for Testability, Cambridge, Massachusetts,
MIT Press, 1985
[ 9 ] Kohavi Z. : Switching and Automata Theory, New York, McGraw-Hill, 1978
[ 10 ] Lavagno L., Sangiovanni-Vincentelli A. : Algorithms for Synthesis and Testing of
Asynchronous Circuits, Boston, Kluwer Academic Publishers, 1993
[ 11 ] Lombardi F., Sami M., editors : Testing and Diagnosis of VLSI and ULSI, Boston,
Kluwer Academic Publishers, 1988
[ 12 ] Massara R. E., editor : Design and Test Techniques for VLSI and WSI Techniques,
London, United Kingdom, Peter Peregrinus, 1989
[ 13 ] McCluskey E.J. : Logic Design Principles with Emphasis on Testable Semicustom
Circuits, Upper Saddle River, New Jersey, Prentice-Hall, 1986
[ 14 ] Miczo A. : Digital Logic Testing and Simulation, New York, Harper and Row, 1986
[ 15 ] Miller D.M. : Developments in Integrated Circuit Testing, San Diego, California,
Academic Press, 1987
36 Fakulta elektrotechniky a komunikačních technologií VUT v Brně
[ 16 ] Reghbati H.K. : Tutorial-VLSI Testing and Validation Techniques, Los Alamitos,
California, IEEE computer Society Press, 1985
[ 17 ] Russel G., Sayers I.L. : Advanced Simulation and Test Methodologies for VLSI
Design, London, United Kingdom, Van Nostrand Reinhold, 1989
[ 18 ] Wilkins B.R. : Testing Digital Circuits – An Introduction, Berkshire, United Kingdom,
Van Nostrand Reinhold, 1986
[ 19 ] Williams T.W., editor : VLSI Testing, Amsterdam, The Netherlands, North-Holland,
1986